13/09/2025
Woow 😮😮
Ya vieron este genial
Taller introductorio Diseño RTL con Verilog
📅 25 de noviembre | 🕙 10:00 – 16:00
📍 Cinvestav Zacatenco
👉 Regístrate con el QR del flyer.
¡No te lo pierdas! 🚀
📣 📣¡No te pierdas el Taller Introductorio – Diseño RTL con Verilog! 📣📣
El Capítulo Estudiantil IEEE SSCS Cinvestav Zacatenco, junto con la Sección de Electrónica del Estado Sólido te invitan a participar en este curso intensivo donde aprenderás:
✅ Introducción al flujo de diseño RTL
✅ Escritura y simulación de módulos simples en Verilog
✅ Síntesis o prueba en FPGA de bajo costo
📅 Fecha: Martes 25 de noviembre 2025
🕙 Horario: 10:00 – 16:00 h
📍 Lugar: Cinvestav Zacatenco – Búnker de la Sección de Electrónica del Estado Sólido
👨🏫 Instructor: M.C. Andrés García Pliego
🔗 Regístrate escaneando el código QR del flyer
✨ ¡Una gran oportunidad para adentrarte en el mundo del diseño digital y dar tus primeros pasos con Verilog HDL!
