Phòng nghiên cứu Thiết kế vi mạch chuyên dụng - ASIC LAB

10/08/2026

🚀 [SEMINAR CHUYÊN SÂU] GIẢI PHÁP TỐI ƯU HÓA THỜI GIAN PIN THIẾT BỊ IoT VỚI KEYSIGHT X8712A & MÁY PHÂN TÍCH NGUỒN DC N6705C

Trong xu hướng phát triển bứt phá của công nghệ Internet kết nối vạn vật (IoT), việc tối ưu hóa hiệu năng năng lượng và kiểm thử chính xác các thiết bị phát sóng RF đóng vai trò then chốt trong việc nâng cao chất lượng nghiên cứu cũng như phát triển sản phẩm thực tế. Nhằm giới thiệu các giải pháp đo lường tiên tiến và phương pháp phân tích chuyên sâu cho các hệ thống IoT, ASICLAB phối hợp cùng ASIC Technologies., JSC và Keysight tổ chức buổi Seminar giới thiệu giải pháp chuyên sâu Keysight X8712A IoT Device Battery Life Optimization Solution kết hợp cùng Máy phân tích nguồn DC Keysight N6705C (DC Power Analyzer).

Trong khuôn khổ hợp tác và chia sẻ công nghệ giữa ASICLAB, ASIC Technologies., JSC và Keysight, kính mời quý Thầy/Cô, các nhà nghiên cứu, các bạn học viên và sinh viên tham dự buổi seminar với chủ đề: "Ứng dụng giải pháp Keysight X8712A & N6705C trong đo lường, phân tích nguồn cấp và tối ưu hóa thời lượng pin cho thiết bị IoT"

Thời gian: 13:30 - 14:30, Thứ Ba, ngày 11 tháng 08 năm 2026
Địa điểm: Phòng E6.1 - Trường Đại học Công nghệ Thông tin (UIT)
Diễn giả:
- NCV. Trần Quốc Thịnh - ASICLAB
- Chuyên gia Kỹ thuật - ASIC Technologies., JSC và Keysight

Nội dung chính của buổi Seminar:
- Đo lường và phân tích mức tiêu thụ năng lượng trên các thiết bị IoT là bài toán phức tạp, đòi hỏi các công cụ chuyên dụng đạt chuẩn công nghiệp để hiện thực hóa lý thuyết thành các kịch bản kiểm thử thực tế. Hệ thống giải pháp Keysight X8712A cùng Máy phân tích nguồn DC N6705C mang đến giải pháp toàn diện giúp giảng viên và sinh viên:
- Trực quan hóa và cung cấp nguồn cấp chính xác nhờ Máy phân tích nguồn DC Keysight N6705C (DC Power Analyzer) tích hợp chức năng của nguồn DC, DMM, Scope, Datalogger và Waveform Generator.Phân tích dòng điện và công suất tiêu thụ theo từng sự kiện (Event-based power analysis) thông qua phần mềm chuyên dụng PathWave.
- Kết hợp cảm biến phát hiện sự kiện RF X8712AD cùng buồng cách ly sóng Chamber X8763A để đo lường và đánh giá chính xác dòng điện dòng tĩnh (Sleep mode) lẫn dòng đỉnh (Peak current) khi phát sóng RF.
- Thực hành đo lường trực tiếp và tối ưu hóa thời lượng pin thực tế cho các thiết bị IoT.

Kính mời quý Giảng viên, Nghiên cứu viên, Học viên cao học và Sinh viên quan tâm đăng ký tham dự.

Link đăng ký tham dự: https://forms.gle/YySZDG2p4q2p2mdL6

Trân trọng cảm ơn!

06/08/2026

[TUYỂN DỤNG ĐỢT 2/2026] - CƠ HỘI GIA NHẬP UIT & PHÒNG THÍ NGHIỆM ASICLAB

🔥 Trường Đại học Công nghệ Thông tin, ĐHQG-HCM chính thức thông báo tuyển dụng đợt 2 năm 2026 với 31 chỉ tiêu. Trong đó, Phòng thí nghiệm ASICLAB tuyển 03 Nghiên cứu viên.

🎯 NHIỆM VỤ CHÍNH TẠI ASICLAB:

Nghiên cứu & Công bố: Trực tiếp tham gia các đề tài/dự án nghiên cứu về Thiết kế vi mạch tại PTN; thực hiện công bố các bài báo khoa học trên các tạp chí, hội nghị uy tín.

Hướng dẫn học thuật: Hướng dẫn đồ án, khóa luận tốt nghiệp (Đại học) và luận văn tốt nghiệp (Cao học).

Trợ giảng chuyên sâu: Hỗ trợ công tác thực hành các môn học ngành Thiết kế vi mạch: Thiết kế hệ thống số, VLSI Design, System-on-Chip Design, DSP on FPGA, Thiết kế lõi vi mạch dựa trên vi xử lý, Analog Mixed-Signal Design, Physical Design, Design Verification.

📋 YÊU CẦU ỨNG TUYỂN:

Trình độ: Đại học, Thạc sĩ hoặc Tiến sĩ.

Chuyên ngành: Thiết kế vi mạch, Kỹ thuật máy tính, Điện - Điện tử hoặc các ngành liên quan đến điện tử, máy tính và công nghệ bán dẫn.

💎 QUYỀN LỢI & THÔNG TIN NỘP HỒ SƠ:

Quyền lợi: Thu nhập hấp dẫn, chính sách phúc lợi toàn diện, môi trường nghiên cứu hiện đại và lộ trình phát triển nghề nghiệp rõ ràng.

Thông tin chi tiết & Nộp hồ sơ: https://www.uit.edu.vn/tuyen-dung

Liên hệ: Email: [email protected] | Hotline: (028) 3725 2002 ( #107)

📌 Tag & Share ngay thông tin này đến bạn bè, đồng nghiệp quan tâm đến lĩnh vực Thiết kế Vi mạch & Công nghệ Bán dẫn!

👉 UIT & ASICLAB CHÀO ĐÓN BẠN!

31/07/2026

🔥 [TỔNG KẾT SEMINAR] ỨNG DỤNG KEYSIGHT EDA TRONG THIẾT KẾ LƯỢNG TỬ

​Chiều ngày 30/07/2026, buổi seminar chuyên sâu "Ứng dụng giải pháp Keysight EDA Quantum Design trong đào tạo và nghiên cứu thiết kế lượng tử" do ASICLAB, ASIC Technologies., JSC phối hợp cùng Keysight tổ chức tại UIT đã diễn ra thành công tốt đẹp!

​📍 DẤU ẤN NỔI BẬT:

• Cập nhật xu hướng đào tạo nhân lực ngành Bán dẫn & Công nghệ Lượng tử tại Việt Nam.

• Giới thiệu giải pháp Keysight EDA Quantum Design – công cụ chuẩn công nghiệp hỗ trợ mô phỏng QPU và tối ưu quy trình thiết kế vi mạch lượng tử.

• Thảo luận mở về định hướng đưa phần mềm chuyên dụng vào giảng dạy và nghiên cứu thực tế tại các phòng Lab đại học.

​📸 Cùng nhìn lại những khoảnh khắc đáng nhớ tại sự kiện! 👇

​

29/07/2026

🚀 [SEMINAR BÁN DẪN & CÔNG NGHỆ LƯỢNG TỬ] ỨNG DỤNG GIẢI PHÁP KEYSIGHT EDA QUANTUM DESIGN TRONG ĐÀO TẠO VÀ NGHIÊN CỨU THIẾT KẾ LƯỢNG TỬ

Trong xu hướng phát triển bứt phá của công nghệ hiện đại, việc đưa chương trình đào tạo công nghệ lượng tử vào giảng dạy đại học đóng vai trò then chốt trong việc chuẩn bị lực lượng nhân sự chất lượng cao cho tương lai.

Nhằm giới thiệu chương trình cùng các công cụ thực hành, mô phỏng qubit, QPU và các hệ thống máy tính lượng tử, ASICLAB, ASIC Technologies., JSC phối hợp cùng Keysight trân trọng kính mời quý Thầy/Cô, các nhà nghiên cứu và các bạn sinh viên tham dự buổi seminar chuyên sâu.

📌 THÔNG TIN CHI TIẾT SỰ KIỆN:

⏰ Thời gian: 14:00 - 15:00, Thứ Năm | Ngày 30/07/2026

📍 Địa điểm: Phòng E6.1 - Trường Đại học Công nghệ Thông tin (UIT)

🎤 DIỄN GIẢ CỦA CHƯƠNG TRÌNH:

- Mr. Nguyễn Minh Sơn – ASICLAB
- Mr. Ling Vương – ASIC Technologies., JSC
- Mr. Jason (Seung Min) Lee – Keysight

💡 NỘI DUNG CHÍNH CỦA BUỔI SEMINAR:
Mô phỏng và thiết kế lượng tử là bài toán phức tạp đòi hỏi các công cụ chuyên dụng đạt chuẩn công nghiệp để hiện thực hóa lý thuyết thành các mô hình kịch bản thực tế. Nền tảng Keysight EDA Quantum Design mang đến giải pháp toàn diện giúp giảng viên và sinh viên:

- Dễ dàng tiếp cận và thực hành mô phỏng các cấu trúc QPU.
- Tối ưu hóa quy trình thiết kế vi mạch lượng tử.
- Tăng cường năng lực nghiên cứu và ứng dụng trong môi trường đào tạo đại học.

Kính mời quý Giảng viên, Nghiên cứu viên, Học viên cao học và các bạn Sinh viên quan tâm đến tham dự!

17/07/2026

TỔNG KẾT HỘI THẢO: CÁC GIẢI PHÁP CÔNG NGHỆ LƯỢNG TỬ VÀ XU HƯỚNG ĐO KIỂM TIÊN TIẾN
Buổi Seminar chuyên đề phối hợp cùng Công ty Công nghệ ASIC, mang lại những góc nhìn học thuật chuyên sâu và các giải pháp kỹ thuật thực tiễn qua các nội dung cốt lõi:

- Giải pháp công nghệ lượng tử: Phân tích kỷ nguyên tính toán mới; giới thiệu các công cụ mô phỏng hiện đại và hệ thống thiết bị đo test chuyên dụng, độ chính xác cao cho tín hiệu lượng tử.

- Giải pháp đo kiểm UAV: Quy trình cấu hình, mô phỏng kênh truyền thực địa và đánh giá độ ổn định tín hiệu RF giúp tối ưu hóa hệ thống bay tự hành.

- Quản lý năng lượng chuyên sâu: Phương pháp luận tối ưu dòng tiêu thụ, quản lý pin (BMS) và kiểm soát hiệu năng nguồn cho các thiết bị nhúng, IoT thế hệ mới.

- Đo kiểm vi mạch (Chip Testing) thực tế: Quy trình kiểm thử đặc tính điện học của chip từ giai đoạn thiết kế fabless đến kiểm định thương mại hóa bằng thiết bị đo hiện đại.

🤝 Buổi thảo luận đã mở ra nhiều định hướng nghiên cứu và cơ hội hợp tác phát triển công nghệ mới.

10/07/2026

🤖 ASICLAB TUYỂN THỰC TẬP SINH NGHIÊN CỨU 2026: DỰ ÁN MOBILE ROBOT 🤖

- Đối tượng: Dành cho các bạn đang tìm đề tài Khóa luận tốt nghiệp hoặc mới bắt đầu làm Đồ án 1, Đồ án 2.

- Mục tiêu: ASICLAB tìm kiếm các bạn sinh viên tài năng thuộc khoa CE.UIT & Học viên cao học cùng tham gia vào dự án trọng điểm Mobile Robot cho Y tế / Hành chính.

- Trải nghiệm: Cơ hội làm việc trực tiếp với hệ thống robot thực tế của Lab! 🚀

📌 CÁC MẢNG CÔNG VIỆC CHÍNH:

Robotics & Control: Phát triển thuật toán định vị, dẫn đường (SLAM, Navigation), xử lý dữ liệu cảm biến. (Kỹ năng: ROS/ROS2, C/C++, Python, Xử lý ảnh).

Hardware & Embedded: Lập trình vi điều khiển, tối ưu thuật toán.

Điện tử phần cứng: Thiết kế mạch in (PCB Design), bố trí linh kiện tối ưu, thiết kế hệ thống quản lý nguồn và mạch sạc/bảo vệ pin (BMS).

🎯 YÊU CẦU CƠ BẢN:

- Sinh viên năm 3, 4 hoặc Học viên cao học Khoa Kỹ Thuật Máy Tính - CE.UIT
- GPA >= 6.5; Đọc hiểu tài liệu Tiếng Anh tốt.

🎁 QUYỀN LỢI ĐẶC BIỆT:

✨ Được đào tạo bài bản các kiến thức chuyên môn còn thiếu.
✨ Công nhận kỳ Thực tập tốt nghiệp và hỗ trợ số liệu làm KLTN.
✨ Được giới thiệu việc làm tại các công ty Vi mạch, Nhúng & IoT uy tín.
✨ Cơ hội nhận học bổng Thạc sĩ, Tiến sĩ tại nước ngoài.

📩 THÔNG TIN ĐĂNG KÝ:

🔗 Link đăng ký: https://forms.gle/hs9W6Vv7UfxMsLiN9

📧 Email: [email protected]
📍 Địa điểm: Phòng ASICLAB (E6.1), Trường ĐH Công nghệ Thông tin - ĐHQG TP.HCM.

Hãy nhanh tay đăng ký để bắt đầu hành trình nghiên cứu chuyên nghiệp cùng ASICLAB nhé! 🌟

01/07/2026

🔥 [CƠ HỘI CUỐI] HỌC BỔNG 60% KHÓA ĐÀO TẠO VI MẠCH CƠ BẢN: CADENCE x ASICLAB (UIT)
⚠️ Hạn chót tiếp nhận hồ sơ: Chỉ còn lại những suất học bổng cuối cùng cho khóa đào tạo IC Physical Design Fundamentals (Trị giá 1.000 USD, nhận tài trợ 60% chỉ còn 400 USD ~ 10.000.000 VND). Cổng đăng ký sẽ tự động đóng khi đủ số lượng học viên đạt tiêu chuẩn!

🌟 Giá trị cốt lõi & Đặc quyền:
Hạ tầng chuẩn công nghiệp: Cấp tài khoản Server, thực hành trực tiếp trên hệ thống công cụ EDA bản quyền chuyên dụng từ Cadence (Innovus, Pegasus...).

Chuyên gia dẫn dắt: Học hỏi trực tiếp từ các kỹ sư đầu ngành, làm chủ trọn vẹn quy trình Back-end từ Netlist đến GDSII.

Chứng nhận & Khen thưởng: Nhận chứng chỉ chính thức từ ASICLAB & Cadence; phần thưởng dành cho TOP 10 học viên xuất sắc nhất.

⏱ Thông tin chương trình:
Thời gian: 15/07 – 15/09 (Khung chương trình 16 buổi; Lý thuyết trực tuyến qua Zoom + Thực hành tại Lab).

Đối tượng: Sinh viên năm cuối, Học viên Cao học/NCS, Kỹ sư dưới 2 năm kinh nghiệm ngành Vi mạch, Điện tử - Viễn thông, KHMT... định hướng mảng Back-end/PD.

Tiêu chí xét tuyển: GPA ≥ 2.5/4.0; Tiếng Anh tương đương B1; nắm vững Thiết kế Logic Kỹ thuật số, cấu trúc CMOS và hệ điều hành Linux cơ bản.

👉 Ứng tuyển và giữ chỗ ngay tại đây: https://forms.gle/UbeqQPs1PCe1D6uU6

📧 Hotline hỗ trợ kỹ thuật & tuyển sinh: [email protected] | [email protected]

MỞ ĐĂNG KÝ KHOÁ HỌC "THIẾT KẾ VẬT LÝ VI MẠCH NỀN TẢNG" (IC PHYSICAL DESIGN FUNDAMENTALS)

✅ Bạn có muốn là người trực tiếp hiện thực hóa bản vẽ logic thành những cấu trúc vật lý silicon thực tế trên chip?

✅ Bạn đam mê tối ưu hóa "Hiệu năng - Công suất - Diện tích" (PPA) để tạo nên những con chip tối tân, tiết kiệm năng lượng?

✅ Bạn muốn làm chủ quy trình Back-end chuẩn công nghiệp: từ Floorplanning, Placement, CTS đến Routing và Sign-off?

✅ Bạn muốn làm chủ các công cụ EDA bản quyền chuyên dụng từ các tập đoàn hàng đầu thế giới để đón đầu làn sóng dịch chuyển nhân lực vi mạch?

👉 KHÓA ĐÀO TẠO “IC PHYSICAL DESIGN FUNDAMENTALS” DÀNH CHO BẠN!

Phòng thí nghiệm Nghiên cứu Thiết kế vi mạch tích hợp chuyên dụng (ASICLAB) trực thuộc Trường Đại học Công nghệ Thông tin - Đại học Quốc gia TP.HCM phối hợp với Tập đoàn Cadence số một thế giới về thiết kế chip hân hạnh thông báo về việc khai giảng khóa đào tạo "Thiết kế Vật lý Vi mạch Nền tảng". Sự hợp tác này tài trợ nhiều suất học bổng đến 100% học phí cho khóa học, và hỗ trợ kết nối việc làm sau khi hoàn thành khóa học. Một thiết kế dù tốt đến đâu trên lý thuyết cũng không thể sản xuất nếu thiếu đi bàn tay của kỹ sư Physical Design (PD) để đưa nó lên mặt silicon một cách tối ưu và không có lỗi vật lý. Khóa học này sẽ đào tạo bạn từ những khái niệm cốt lõi đến quy trình triển khai thực tế—một trong những vị trí có nhu cầu tuyển dụng "khát" nhân lực nhất ngành bán dẫn hiện nay.

1️⃣ Nội dung khóa học:

Xây dựng và giảng dạy bởi các chuyên gia trong lĩnh vực TKVM, khóa học chuyên sâu này nhằm mục đích nâng cao kỹ năng thiết kế vật lý vi mạch bán dẫn cho đội ngũ nhân lực chuyên nghiệp ngành bán dẫn Việt Nam trong tương lai:

Tổng quan về quy trình ASIC Flow và vị trí của Physical Design (Netlist-to-GDSII).

Làm chủ kỹ thuật thiết kế sơ đồ mặt bằng (Floorplanning), phân phối nguồn (Power Planning) và tối ưu hóa vị trí linh kiện (Placement).

Thiết kế và tối ưu hóa cây xung nhịp (Clock Tree Synthesis - CTS) nhằm kiểm soát hiện tượng lệch pha (Skew) và trễ mạch.

Quy trình định tuyến dây dẫn (Routing) tự động và tối ưu hóa việc nghẽn mạch (Congestion).

Phân tích và kiểm tra ràng buộc thời gian (Static Timing Analysis - STA), xử lý các lỗi Setup/Hold time.

Xác thực thiết kế vật lý (Physical Verification): Kiểm tra quy tắc thiết kế (DRC), đối chiếu sơ đồ nguyên lý (LVS) để đảm bảo chip đủ điều kiện chế tạo (Tape-out).

2️⃣ Thời gian đào tạo: Từ ngày 15/07 đến ngày 15/09 (Tổng cộng 16 buổi, phân bổ 2 buổi/tuần)

3️⃣ Hình thức đào tạo:

Ngôn ngữ: Tiếng Anh

Lý thuyết: Trực tuyến qua ứng dụng Zoom

Thực hành: Trực tiếp tại phòng thí nghiệm

4️⃣ Đối tượng tham gia: Sinh viên đại học, Học viên Thạc sĩ, Tiến sĩ, Kỹ sư dưới 2 năm kinh nghiệm tại Việt Nam, chuyên ngành Thiết kế Vi mạch, Điện tử - Viễn thông, Khoa học Máy tính hoặc các chuyên ngành gần muốn định hướng theo mảng Back-end/Physical Design.

5️⃣ Tiêu chí xét tuyển

Kiến thức: Hiểu biết vững về Thiết kế Logic Kỹ thuật số, Cấu trúc linh kiện bán dẫn (CMOS), VLSI cơ bản, Hệ điều hành Linux và Ngôn ngữ Kịch bản (Tcl/Perl/Python dùng trong EDA tools).

GPA: từ 2.5 trở lên (trên thang 4.0)

Tiếng Anh: tương đương B1

6️⃣ Hình thức & Thời gian tuyển sinh:

Học viên đăng ký tại: https://forms.gle/UbeqQPs1PCe1D6uU6
7️⃣ Học phí & học bổng:

Khoá học trị giá 1000USD với học bổng 60% cho 30 học viên trúng tuyển: học phí còn lại phải đóng là 400USD/học viên (tương đương 10.000.000VND/học viên)

8️⃣ Quyền lợi:

Được giảng dạy và truyền đạt kinh nghiệm từ các chuyên gia hàng đầu trong lĩnh vực TKVM.

Được truy cập vào server, thực hành trực tiếp trên hệ thống công cụ Thiết kế vật lý vi mạch công nghiệp, chuyên dụng, bản quyền của Cadence (như Innovus Implementation System, Pegasus Physical Verification,...) trong suốt thời gian khoá học.

Được cấp chứng chỉ sau khi hoàn thành khoá học.

10 học viên xuất sắc hoàn thành khoá học với số điểm cao nhất toàn khoá sẽ được cấp giấy khen cùng với khoản phần thưởng.

Số lượng học bổng giới hạn trao cho 30 học viên đăng ký sớm nhất và đạt tiêu chí tuyển sinh. Nắm chắc “tấm vé” làm chủ công nghệ dịch chuyển vật lý chip chỉ bằng một cú click ngay hôm nay!

📩 Mọi thắc mắc xin liên hệ đến email: [email protected], [email protected]

25/06/2026

MỞ ĐĂNG KÝ KHOÁ HỌC "THIẾT KẾ VẬT LÝ VI MẠCH NỀN TẢNG" (IC PHYSICAL DESIGN FUNDAMENTALS)

✅ Bạn có muốn là người trực tiếp hiện thực hóa bản vẽ logic thành những cấu trúc vật lý silicon thực tế trên chip?

✅ Bạn đam mê tối ưu hóa "Hiệu năng - Công suất - Diện tích" (PPA) để tạo nên những con chip tối tân, tiết kiệm năng lượng?

✅ Bạn muốn làm chủ quy trình Back-end chuẩn công nghiệp: từ Floorplanning, Placement, CTS đến Routing và Sign-off?

✅ Bạn muốn làm chủ các công cụ EDA bản quyền chuyên dụng từ các tập đoàn hàng đầu thế giới để đón đầu làn sóng dịch chuyển nhân lực vi mạch?

👉 KHÓA ĐÀO TẠO “IC PHYSICAL DESIGN FUNDAMENTALS” DÀNH CHO BẠN!

Phòng thí nghiệm Nghiên cứu Thiết kế vi mạch tích hợp chuyên dụng (ASICLAB) trực thuộc Trường Đại học Công nghệ Thông tin - Đại học Quốc gia TP.HCM phối hợp với Tập đoàn Cadence số một thế giới về thiết kế chip hân hạnh thông báo về việc khai giảng khóa đào tạo "Thiết kế Vật lý Vi mạch Nền tảng". Sự hợp tác này tài trợ nhiều suất học bổng đến 100% học phí cho khóa học, và hỗ trợ kết nối việc làm sau khi hoàn thành khóa học. Một thiết kế dù tốt đến đâu trên lý thuyết cũng không thể sản xuất nếu thiếu đi bàn tay của kỹ sư Physical Design (PD) để đưa nó lên mặt silicon một cách tối ưu và không có lỗi vật lý. Khóa học này sẽ đào tạo bạn từ những khái niệm cốt lõi đến quy trình triển khai thực tế—một trong những vị trí có nhu cầu tuyển dụng "khát" nhân lực nhất ngành bán dẫn hiện nay.

1️⃣ Nội dung khóa học:

Xây dựng và giảng dạy bởi các chuyên gia trong lĩnh vực TKVM, khóa học chuyên sâu này nhằm mục đích nâng cao kỹ năng thiết kế vật lý vi mạch bán dẫn cho đội ngũ nhân lực chuyên nghiệp ngành bán dẫn Việt Nam trong tương lai:

Tổng quan về quy trình ASIC Flow và vị trí của Physical Design (Netlist-to-GDSII).

Làm chủ kỹ thuật thiết kế sơ đồ mặt bằng (Floorplanning), phân phối nguồn (Power Planning) và tối ưu hóa vị trí linh kiện (Placement).

Thiết kế và tối ưu hóa cây xung nhịp (Clock Tree Synthesis - CTS) nhằm kiểm soát hiện tượng lệch pha (Skew) và trễ mạch.

Quy trình định tuyến dây dẫn (Routing) tự động và tối ưu hóa việc nghẽn mạch (Congestion).

Phân tích và kiểm tra ràng buộc thời gian (Static Timing Analysis - STA), xử lý các lỗi Setup/Hold time.

Xác thực thiết kế vật lý (Physical Verification): Kiểm tra quy tắc thiết kế (DRC), đối chiếu sơ đồ nguyên lý (LVS) để đảm bảo chip đủ điều kiện chế tạo (Tape-out).

2️⃣ Thời gian đào tạo: Từ ngày 15/07 đến ngày 15/09 (Tổng cộng 16 buổi, phân bổ 2 buổi/tuần)

3️⃣ Hình thức đào tạo:

Ngôn ngữ: Tiếng Anh

Lý thuyết: Trực tuyến qua ứng dụng Zoom

Thực hành: Trực tiếp tại phòng thí nghiệm

4️⃣ Đối tượng tham gia: Sinh viên đại học, Học viên Thạc sĩ, Tiến sĩ, Kỹ sư dưới 2 năm kinh nghiệm tại Việt Nam, chuyên ngành Thiết kế Vi mạch, Điện tử - Viễn thông, Khoa học Máy tính hoặc các chuyên ngành gần muốn định hướng theo mảng Back-end/Physical Design.

5️⃣ Tiêu chí xét tuyển

Kiến thức: Hiểu biết vững về Thiết kế Logic Kỹ thuật số, Cấu trúc linh kiện bán dẫn (CMOS), VLSI cơ bản, Hệ điều hành Linux và Ngôn ngữ Kịch bản (Tcl/Perl/Python dùng trong EDA tools).

GPA: từ 2.5 trở lên (trên thang 4.0)

Tiếng Anh: tương đương B1

6️⃣ Hình thức & Thời gian tuyển sinh:

Học viên đăng ký tại: https://forms.gle/UbeqQPs1PCe1D6uU6
7️⃣ Học phí & học bổng:

Khoá học trị giá 1000USD với học bổng 60% cho 30 học viên trúng tuyển: học phí còn lại phải đóng là 400USD/học viên (tương đương 10.000.000VND/học viên)

8️⃣ Quyền lợi:

Được giảng dạy và truyền đạt kinh nghiệm từ các chuyên gia hàng đầu trong lĩnh vực TKVM.

Được truy cập vào server, thực hành trực tiếp trên hệ thống công cụ Thiết kế vật lý vi mạch công nghiệp, chuyên dụng, bản quyền của Cadence (như Innovus Implementation System, Pegasus Physical Verification,...) trong suốt thời gian khoá học.

Được cấp chứng chỉ sau khi hoàn thành khoá học.

10 học viên xuất sắc hoàn thành khoá học với số điểm cao nhất toàn khoá sẽ được cấp giấy khen cùng với khoản phần thưởng.

Số lượng học bổng giới hạn trao cho 30 học viên đăng ký sớm nhất và đạt tiêu chí tuyển sinh. Nắm chắc “tấm vé” làm chủ công nghệ dịch chuyển vật lý chip chỉ bằng một cú click ngay hôm nay!

📩 Mọi thắc mắc xin liên hệ đến email: [email protected], [email protected]

11/06/2026

[HỖ TRỢ TRUYỀN THÔNG] ALCHIP VIỆT NAM TUYỂN DỤNG PHYSICAL DESIGN ENGINEER

ASICLab xin hỗ trợ chia sẻ thông tin tuyển dụng từ Alchip Technologies dành cho các bạn quan tâm đến lĩnh vực thiết kế vi mạch số/ASIC Physical Design.

Alchip Technologies là một trong những thương hiệu hàng đầu thế giới trong lĩnh vực thiết kế chip ASIC, đồng thời là đối tác chiến lược quan trọng của TSMC thông qua chương trình TSMC VCA. Với môi trường làm việc chuẩn quốc tế, nhiều dự án trên các advanced technology nodes, cùng gói phúc lợi hấp dẫn lên đến 14 tháng lương, Alchip Việt Nam là cơ hội rất đáng cân nhắc cho các bạn muốn phát triển sự nghiệp trong ngành bán dẫn.

Vị trí tuyển dụng: Physical Design Engineer
Cấp độ: Fresher đến Senior
Địa điểm: Đà Nẵng

Ứng viên sẽ có cơ hội tham gia các dự án large-scale SoC design, làm việc với các công nghệ bán dẫn tiên tiến, học hỏi từ đội ngũ chuyên gia quốc tế và phát triển chuyên môn trong lĩnh vực ASIC backend/physical design.

Các bạn quan tâm có thể scan QR trong poster để xem JD chi tiết hoặc gửi CV về:

[email protected]

ASICLab hy vọng thông tin này sẽ hữu ích cho các bạn sinh viên, kỹ sư trẻ và những anh/chị đang tìm kiếm cơ hội trong ngành vi mạch bán dẫn.

09/06/2026

🔥 ASICLAB TUYỂN THỰC TẬP SINH NGHIÊN CỨU 2026 🔥
(Hỗ trợ thực hiện Đồ án 1, Đồ án 2 và Khóa luận tốt nghiệp)
Để chuẩn bị cho các hướng nghiên cứu mũi nhọn và các sản phẩm công nghệ trọng điểm, ASICLAB thông báo tuyển dụng các bạn sinh viên tài năng tham gia nghiên cứu, đồng thời hỗ trợ hoàn thiện Đồ án 1, Đồ án 2 và Khóa luận tốt nghiệp (KLTN) gắn liền với các dự án thực tế tại Lab.

YÊU CẦU CHUNG:
- Đối tượng: Sinh viên UIT năm 3, năm 4 đang chuẩn bị hoặc trong quá trình làm Đồ án 1, Đồ án 2, KLTN.
Nắm vững kiến thức cơ bản về triển khai Hệ thống nhúng (Embedded System).
- Biết hoặc từng làm việc với C/C++, Verilog/SystemVerilog, FPGA là một lợi thế lớn.
- GPA >= 6.5.
- Có khả năng đọc hiểu tài liệu Tiếng Anh (điểm cộng lớn).
- Tiếng anh tốt là một lợi thế (cơ hội đăng ký học bổng nước ngoài).

Lưu ý: ASICLAB có lộ trình hỗ trợ đào tạo chuyên sâu về Verilog/FPGA cho các bạn chưa có nhiều kiến thức nền tảng nhưng có thái độ tốt và đam mê nghiên cứu.

I. CÁC VỊ TRÍ & DỰ ÁN TUYỂN DỤNG:
1️⃣ Mobile Robot cho Y tế / Hành chính.
Kỹ năng liên quan: ROS/ROS2, Điều khiển nhúng, Xử lý ảnh, C/C++, Python.
2️⃣ Hiện thực phần cứng NPU (Neural Processing Unit) (Thiết kế các bộ tăng tốc phần cứng chuyên dụng cho trí tuệ nhân tạo - AI Accelerator).
Kỹ năng liên quan: Kiến trúc máy tính, Verilog/SystemVerilog, FPGA, Tối ưu hóa thuật toán AI/CNN.
3️⃣ Hiện thực phần cứng PQC (Post-Quantum Cryptography) (Thiết kế bộ tăng tốc mật mã hậu lượng tử, bảo mật cho hệ thống SoC/IoT chống lại máy tính lượng tử).
Kỹ năng liên quan: Thiết kế logic, Kiến trúc máy tính, Verilog/SystemVerilog, FPGA, Tối ưu hóa thuật toán mật mã học.
4️⃣ Mô phỏng lượng tử - QC (Quantum Computing Simulation) (Nghiên cứu kiến trúc và xây dựng các bộ giả lập tính toán lượng tử trên nền tảng phần cứng).
Kỹ năng liên quan: Verilog/SystemVerilog, SystemC, Tư duy thuật toán logic cao cấp.

II. QUYỀN LỢI ĐẶC BIỆT KHI THAM GIA LAB:
✅ Đào tạo chuyên sâu: Được ASICLAB đào tạo bài bản các kiến thức còn thiếu (đặc biệt là Verilog & FPGA).
✅ Học vụ: Được công nhận là kỳ Thực tập tốt nghiệp và thực hiện Khóa luận tốt nghiệp gắn liền với dự án của lab.
✅ Cơ hội việc làm: Được giới thiệu trực tiếp vào các công ty Thiết kế vi mạch, Thiết kế Nhúng và IoT uy tín sau khi hoàn thành.
✅ Cơ hội học bổng: Được kết nối và giới thiệu các suất học bổng Thạc sĩ, Tiến sĩ tại nước ngoài.

III. HỒ SƠ & THỜI GIAN:
Đối tượng: Sinh viên Khoa Kỹ Thuật Máy Tính - CE.UIT năm 3,4 hoặc Học viên cao học.
Hạn chót đăng ký: 19/06/2026
Link đăng ký:
Hãy điền đầy đủ thông tin bên dưới để bắt đầu hành trình nghiên cứu chuyên nghiệp cùng ASICLAB!
📍 Mọi thắc mắc vui lòng liên hệ: Email: [email protected]
📍 Địa chỉ: Phòng ASICLAB (E6.1), Trường ĐH Công nghệ Thông tin - ĐHQG TP.HCM.